Module `Vernacstate`

module Parser : sig ... end

module System : sig ... end: System State

module Synterp : sig ... end

module LemmaStack : sig ... end

module Interp : sig ... end

type t = { synterp : Synterp.t; interp : Interp.t; }

val freeze_full_state : unit -> t
val unfreeze_full_state : t -> unit

module Stm : sig ... end: STM-specific state handling

module Declare : sig ... end